ACE课题组再攀高峰！CICC 2025斩获最佳论文提名，持续解锁高速有线通信芯片核心技术突破

2025年国际定制集成电路会议（CICC）于美国波士顿圆满落幕。作为全球集成电路领域的顶级学术盛会，CICC以其严苛的学术标准与前沿的技术导向，成为汇聚全球芯片设计精英、展示核心创新成果的重要平台。上海交通大学先进通信集成电路（ACE）课题组在本次会议上再度发表新成果，发表题为“BASS-PLL: A Bandwidth Augmented Sub-Sampling PLL Achieving A Wide Bandwidth Above 30% of the Reference Frequency and A Worst-Case FoMREF of -247.9dB at 3GHz with A Ring Oscillator”的重磅研究成果，不仅成功斩获“最佳论文提名”（Best Paper Finalist），更受邀向国际顶级期刊JSSC投稿。

 

此次发表的研究成果，直击高速有线通信领域的关键技术难点：在多通道高速有线通信芯片系统中，锁相环（PLL）作为核心频率模块，其带宽、抖动性能与芯片面积直接决定了整个通信系统的传输速率、集成度与稳定性。随着PCIe 6.0等高速协议的广泛应用以及以太网通信迈向400G/800G，PLL架构面临带宽与抖动难以兼顾、面积与功耗相互制约的技术瓶颈，要么抖动过大影响数据传输精度，或因采用LC振荡器导致芯片面积过大以及电磁耦合问题，无法满足高密度集成需求。

针对这一行业共性难题，ACE课题组坚持技术攻坚与创新探索，提出了全新的带宽增强型亚采样锁相环（BASS-PLL）架构。该架构创新性地突破了传统亚采样PLL的带宽限制，在国际上首次实现基于环形振荡器的PLL芯片带宽超过参考频率的30%，打破了带宽对环形振荡器在高性能PLL中应用造成的固有局限；同时通过优化环路设计与噪声抑制技术，在3GHz工作频段下，将最差情况下的归一化品质因数（FoMREF）提升至-247.9dB的优异水平，抖动性能达到国际领先标准。更值得关注的是，该芯片采用小面积设计方案，相较于传统LC振荡器PLL，芯片面积大幅缩减，完美适配多通道高速有线通信芯片的高密度集成需求，为下一代高速数据中心互联、服务器集群通信等场景提供了高性能、小型化的频率解决方案。上海交通大学的姜红兰教授和李永福教授团队，以及加州大学圣迭戈分校的Patrick Mercier教授团队是本工作的合作单位。

 

 

这是ACE课题组在高速有线互联领域持续深耕与技术积淀的又一科研成果。ACE课题组负责人王辉教授出席会议现场并以学术报告的形式，向全球同行详细阐释了该PLL架构的创新设计理念、核心技术突破与实测性能数据，展现了团队扎实的科研功底与系统的研发能力，赢得了现场评委与参会嘉宾的高度认可。成功入选“最佳论文提名”，成为本次会议中聚焦高速有线接口的核心亮点成果之一。同时，鉴于成果的学术创新性与技术前瞻性，该研究成果被邀请至JSSC期刊投稿。此次ACE课题组在CICC 2025发表的成果，是继ISSCC 2025之后，ACE团队在国际顶级芯片学术会议上的又一重要突破。

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