上海交通大学ACE课题组在高性能锁相环芯片研发领域再次取得新突破，其最新研究成果成功发表于国际集成电路领域顶级期刊《IEEE Journal of Solid-State Circuits》（JSSC），为高速接口相关领域的芯片技术发展提供了重要突破。

上海交通大学ACE课题组在高速接口领域高性能锁相环芯片研究中取得新突破，相关成果近日发表于国际集成电路领域顶刊《IEEE Journal of Solid-State Circuits》（JSSC）。这是上海交大首次在该期刊发表高速接口领域高性能锁相环芯片研究成果。

2025年国际定制集成电路会议（CICC）于美国波士顿圆满落幕。作为全球集成电路领域的顶级学术盛会，CICC以其严苛的学术标准与前沿的技术导向，成为汇聚全球芯片设计精英、展示核心创新成果的重要平台。上海交通大学先进通信集成电路（ACE）课题组在本次会议上再度发表新成果，发表题为“BASS-PLL: A Bandwidth Augmented Sub-Sampling PLL Achieving A Wide Bandwidth Above 30% of the Reference Frequency and A Worst-Case FoMREF of -247.9dB at 3GHz with A Ring Oscillator”的重磅研究成果，不仅成功斩获“最佳论文提名”（Best Paper Finalist），更受邀向国际顶级期刊JSSC投稿。

2025年国际固态电路会议（ISSCC）于美国旧金山盛大召开，作为全球集成电路设计领域的“奥林匹克盛会”，ISSCC汇聚了来自世界各地的顶尖科研团队与行业精英，是展示芯片技术前沿成果的核心平台。上海交通大学先进通信集成电路（ACE）课题组在本次会议上发表了题为“A 1.8-to-3.0GHz Fully Integrated All-In-One CMOS Frequency Management Module Achieving -47/+42ppm Inaccuracy from -40 to 95°C and -150/+70ppm After Accelerated Aging”的重磅研究成果，不仅实现了高性能频率管理芯片的技术突破，更创下上海交通大学在ISSCC发表射频集成电路设计相关成果的历史先河，标志着ACE课题组在该领域的研究实力跻身国际前沿。

2024年4月，国际定制集成电路领域的顶级学术盛会——IEEE定制集成电路会议（CICC）于美国丹佛隆重召开。来自上海交通大学的ACE课题组在此次大会上发表了一项关于高性能CMOS时钟参考源芯片的最新研究成果，这也是上海交通大学首次在CICC上发表相关研究成果。